目前半導(dǎo)體制程工藝處于14nm的階段，2017年，英特爾領(lǐng)先公布了它們?cè)?nm、5nm甚至3nm等制程工藝更前沿的布局及進(jìn)展，今年，三星同樣公布了關(guān)于5nm與3nm制程工藝的布局，由此可知，半導(dǎo)體制程工藝并未因物理極限的限制而停止不前，各大半導(dǎo)體企業(yè)都在對(duì)研發(fā)面積更小，性能更強(qiáng)的半導(dǎo)體芯片方向發(fā)展。

　　最近，全國(guó)知名半導(dǎo)體研發(fā)中心-比利時(shí)微電子研究中心IMEC發(fā)布了一項(xiàng)新的技術(shù)，成功的開(kāi)發(fā)并制造了目前可以說(shuō)是全球來(lái)說(shuō)最小的SRAM芯片，面積比之前的SRAM芯片縮小了將近24%，是一項(xiàng)可以應(yīng)用于5nm制程節(jié)點(diǎn)。

　　同時(shí)，官方還放出了該SRAM的微縮影像圖片：


此前，全球最小的SRAM芯片是由三星制造的6T 256Mb SRAM芯片，面積只有0.026平方毫米，而IEMC本次制造的新一代6T 256Mb SRAM芯片核心面積只有0.0184平方毫米到0.0205平方毫米，相比三星的SRAM微縮了24%。

新一代SRAM芯片可以做到這么小的面積，原因在于IMEC采用了更為簡(jiǎn)單的結(jié)構(gòu)設(shè)計(jì)，并使用了新的晶體管結(jié)構(gòu)，并在整體的設(shè)計(jì)中加入了垂直型環(huán)繞柵極（Surrounding Gate Transistor，簡(jiǎn)稱SGT）結(jié)構(gòu)，柵極間距僅為50nm，這就與水平型的GAA晶體管在面積上拉開(kāi)了差距，基本上比水平型的GAA晶體管的面積少20-30%，并在工作電壓，穩(wěn)定性及漏電流等性能上表現(xiàn)的更為優(yōu)越。

　　柵極間距與邏輯單元高度是兩個(gè)在半導(dǎo)體制程發(fā)展中極為重要的指標(biāo)，半導(dǎo)體芯片單位面積內(nèi)的晶管體密度也是被這兩個(gè)指標(biāo)直接影響著，間接性通過(guò)晶體管密度的大小去決定芯片性能，此外，工作電壓與漏電流也是衡量制程工藝的標(biāo)準(zhǔn)參數(shù)之一，更低的漏電率也是制程發(fā)展中需要考慮的問(wèn)題。

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